FPGA设计创建、管理与代码质量检查工具HDL Designer

在高可靠性流程中，具备有效管理设计数据的环境是一个重要理念。HDL Designer借助管理配置工具与设计流程中的其它工具，可提供RTL设计创建、编辑、代码质量检查与可重用分析，并且支持网页形式的设计检查方式。它带有内嵌的DO-254设计规则集，可以针对设计可靠性进行有效的检查，进行设计代码风格与质量的评估，对实际项目的开展极具工程实践价值与指导意义。

该工具的主要技术性能及指标要求如下：

Ø 内置众多设计规则（含DO-254），可快速地分析设计代码，评估代码；

Ø 支持对RTL代码进行图形化处理，便于工程师理解不熟悉的设计结构；

Ø 支持采用多种高级设计输入方式，快速创建设计与测试环境；

Ø 内置与其他EDA工具和版本管理工具的接口；

Ø 可对设计进行完整性分析及设计层次关系分析，便于工程师查找设计缺失与理解设计结构；

Ø 支持框图、状态机、真值表、流程图、基于接口设计(IBD)等多种设计图形化显示形式，并可自动将图形转成Verilog或VHDL源代码；

Ø 其内嵌的代码编写工具可自动联想VHDL或Verilog的关键词，减少代码编写错误，并可以进行语法检查。