FPGA跨时钟域检查工具Questa CDC

随着FPGA复杂性的不断增加，其设计中包含的时钟域也越来越多，在实际硬件上，经常会遇到亚稳态的问题，然而亚稳态问题在通常的仿真过程中很难被暴露出来，因此导致当FPGA实现或芯片生产出来之后才发现CDC（Clock Domain Crossing）问题，但紧迫的项目周期和昂贵的项目成本费用使得业界会采用相应的EDA工具来预先发现这样的问题。

设计中的CDC问题主要分为三类，究其根本原因都是由于亚稳态造成。

v 亚稳态的传播

设计者需要采用同步器方式去降低亚稳态传播的几率。

v 不同时钟域之间信号传播时出现数据破坏

有时，设计者虽然在CDC信号上添加了同步器，但仍无法保证数据在接收点能正确接收来自发送端的数据。这时需要设计者利用CDC协议来保证数据的完整性与正确性。如：一个单bit控制信号，当从高速时钟域进入低速时钟域时，是否有足够长的稳定时间以保证被慢速时钟采样到。

v 当CDC信号再聚合（Reconvergence）时导致功能错误

由于亚稳态会造成接收的CDC信号有变化的或不可预测的延时，这些不同延时的信号在重新聚合时就可能导致功能错误。如组合方式的再聚合，很有可能出现毛刺。

Mentor公司推出的Questa CDC跨时钟检查工具是业界最强大且最易用，全面解决跨时钟域验证难题的高度自动化解决方案。避免了传统的人工检查亚稳态问题的工作，其采用多种技术发现并确认所有的跨时钟域亚稳态问题，自动分析设计并指出可能导致亚稳态问题的信号，避免跨时钟域信号（CDC信号）传输丢失，防止由于亚稳态效应导致CDC信号相位相对变化导致的功能错误，从而极大地保证验证的完备性与设计的可靠性。

CDC工具的主要技术性能及指标要求如下：

Ø 支持Verilog、VHDL以及混合语言的设计；

Ø 时钟域交错（CDC）问题的完整自动化检查，识别包括派生时钟与门控时钟在内的全部时钟域信号；

Ø 支持结构化的和用户自定义的亚稳态同步器类型；

Ø 通过分析RTL设计，自动识别缺失和错误例化亚稳态同步器的问题；

Ø 自动识别CDC信号的再聚合，及早发现设计中可能出现毛刺信号的地方；

Ø 具备图形化调试与分析界面，清晰显示错误并可实施有效追踪与错误分析；

Ø 支持Top-down的Hierarchical CDC 检查；

Ø 完整的静态与动态验证解决方案。